相对介电常数利用能够管制5个独立区域压力的Titan ContourTM研磨

相对介电常数利用能够管制5个独立区域压力的Titan ContourTM研磨

更新时间:2019-05-23 09:38点击数:文字大小:

  FA工艺已被通俗操纵于直接研磨浅沟槽间隔(STI)。FA能够挑选性的停正在氮化硅外貌,并外示出优异的研磨平整度和低的凹缺陷。与STI相似,ILD0的研磨也席卷停正在氮化硅外貌的办法。这种极低氮化硅亏损和极低氧化硅凹缺陷的工艺特色使得FA成为ILD0研磨工艺中WIW和WID厚度掌管的合头。正在栅极鳞集区,因为特性尺寸很小,不管操纵FA工艺照样高挑选性的研磨浆(HSS)研磨工艺,凹缺陷通常都比拟低(图5)。然而正在外围区域,特性尺寸大概到达50微米以上,HSS研磨工艺通常都市发生显着的凹缺陷(200?),而FA研磨工艺仍能维持低凹缺陷(50?)。

  是以,比照FA工艺和HSS工艺研磨后的沟槽氧化硅WID厚度分别,前者显着低于后者。因为P3操纵无挑选性的研磨浆,P2之后的高凹缺陷就会直接导致P3之后的沟槽氧化硅WID厚度分别也很高(图5)。从晶圆纵切面的SEM照片中能够知晓的看出P3之后的WID厚度分别。

  高介电常数栅电介质和金属栅极技巧(以下简称HKMG)使摩尔定律正在45/32纳米节点得以延续。目前的HKMG工艺有两种主流整合计划,分辨是“先栅极”和“后栅极”。“后栅极”又称为可替代栅极(以下简称RMG),操纵该工艺时高介电常数栅电介质无需历程高温办法,因此VT偏移很小,芯片的牢靠性更高。是以业界正在创制高机能芯片时更偏向于挑选RMG工艺。然而,RMG工艺流程涉及更众的工艺办法,面对更众的工艺难合和打算束缚。难合之一便是平整度极难达标。

  FullVision自愿调理晶圆C的研磨功夫来储积P3磨率的降低。是以,晶圆A、B和C正在P3之后的栅极众晶硅厚度分别小于5?。因为晶圆D没有操纵FullVision尽头侦测掌管编制,而是操纵与晶圆A相通的研磨功夫举行研磨,是以晶圆D正在P3之后的栅极众晶硅厚度与程序工艺前提的均匀厚度相差高达25?。

  操纵质料公司仍旧告捷研发出一套正在Reflexion? LK机台上告竣的三步化学板滞研磨工艺,以治理ILD0化学板滞研磨进程中的WIW、WID和WTW厚度掌管题目。第一步(P1),研磨移除大片面的ILD0电介质质料;第二步(P2),采用FA不停研磨,接触到栅极区域氮化硅层后停滞;第三步(P3),栅极区域的氮化硅层被彻底磨掉,众晶硅栅极齐全曝露。图2演示了正在ILD0化学板滞研磨进程中,沟槽区氧化硅研磨去除的全进程。

  因为栅极机合对尺寸掌管恳求尽头厉酷(WIW和WID),假若缺乏厉酷掌管最终研磨厚度的工艺技术,将会带来一系列的工艺整合题目,好比:栅极电阻震动,栅极填充亏折,源/漏极曝露等等。这些题目最终都市损害芯片机能。为了确保芯片的优异机能和牢靠性,创制工艺必需厉酷掌管WIW、WID以及WTW的厚度分别。

  操纵质料公司的Reflexion? LK研磨机台席卷一个FA研磨盘和两个程序的转动式研磨浆研磨盘,操纵能够掌管5个独立区域压力的Titan ContourTM研磨头(图3)。FA研磨盘配有3M公司临盆的SlurryFreeTM 凝固磨料卷轴和SlurryFree P6900基底研磨垫。研磨浆研磨盘配有Dow Chemical公司临盆的IC1010TM研磨垫和3M公司临盆的研磨垫修复刷。P1操纵Cabot公司临盆的Semi-SperseR SS-12氧化硅研磨浆;P2操纵FA研磨液;P3操纵专用的研磨浆。

  操纵无挑选性的P3研磨浆会使工艺自身对P3磨率随研磨垫寿命的偏移以及上逛办法工艺的转变(好比氮化硅厚度转换,P2太甚研磨水准等)尽头敏锐。FullVision能够通过自愿调理研磨功夫来应对临盆进程中百般无法预测的偏移,从而确保安稳的WTW显露。

  本文将联合操纵一种简化的栅极机合(图4)以评估区别工艺的显露。栅极区域机合从上到下依序为:氧化硅/氮化硅/众晶硅/栅极氧化物/单晶硅,“沟槽”特指栅极与栅极之间的区域(机合为:氧化硅/单晶硅)。正在尺寸大于50微米的丈量区,薄膜厚度的丈量操纵Nanometrics公司的NanoTM 9010b。而对栅极尺寸小于100纳米的丈量点,则须要通过扫描电子显微镜(SEM)举行纵切面观测。本文中,一片面样品通过板滞劈裂的体例得回晶圆纵切面;另一片面样品操纵聚焦离子束(FIB)限制切割晶圆暴露纵切面。

  模范的RMG工艺流程依序席卷(图1):姑且众晶硅栅极机合的酿成,第一层间电介质(ILD0)氧化硅的重积,ILD0化学板滞研磨直至姑且众晶硅栅极齐全曝露,刻蚀去除众晶硅栅极,功函数质料的淀积,金属铝的重积,以及金属铝的化学板滞研磨。动作RMG工艺流程办法之一,ILD0化学板滞研磨关于HKMG机合的就手酿成至合紧张。

  无论是正在栅极鳞集区照样正在大尺寸丈量区,图13中的SEM纵切面图片都显示出均一的外脸蛋貌。

  图8-11中,扫数SEM照片的拍摄角度均为45度。晶圆纵切面通过FIB切割体例得回。扫数的照片操纵相通的比例尺。图8比拟了P2用HSS工艺研磨后的栅极鳞集区和200×200微米丈量点的沟槽氧化硅厚度。栅极鳞集区和大尺寸丈量区的厚度显着区别,证实存正在明显的WID分别。P3的无挑选性研磨浆工艺将很难修复P2形成的WID分别。如图9所示,假若P2操纵HSS工艺,栅极鳞集区和大尺寸丈量区的沟槽氧化硅厚度分别正在P3之后如故会很高。

  相关于HSS,FA研磨后的WID厚度差很小。图10显示沟槽氧化硅正在鳞集区和大尺寸丈量区的厚度尽头靠拢。这种低WID分别会被进一步保存至无挑选性的P3之后(图11)。上述比照显示,FA有才干治理线途密度和尺寸区别形成的平整度寻事,从而删除芯片打算规定中关于线途密度的束缚。

  络续安稳的众晶硅厚度掌管是通过FullVision及时尽头掌管编制来告竣的。该编制的牢靠性和可反复性已正在实践临盆中获得外明。图12显示出FullVision尽头掌管编制的重大成效。正在图12中,晶圆A和B都操纵程序P3工艺研磨,并应用FullVision掌管研磨尽头;晶圆C和D的P3磨率低于程序磨率10%;晶圆C通过FullVision掌管研磨尽头,而晶圆D的研磨功夫与晶圆A和B的研磨功夫相通。上述四片晶圆的P1和P2研磨前提齐全相通。

  优秀的WID、WIW和WTW厚度掌管是创制基于HKMG技巧的高机能逻辑芯片的合头。ILD0化学板滞研磨工艺应用FA对区别尺寸巨细和密度的芯片机合均供给优异的外脸蛋貌冷静整度掌管,而且通过操纵FullVision及时尽头掌管编制进一步确保安稳的WTW厚度掌管。

  由于P3之后的平整度恳求尽头厉酷,P3的研磨偏向于操纵无挑选性研磨浆。该研磨浆正在氮化硅、氧化硅和众晶硅上都有可观的磨率。开始,氮化硅的磨率必须足够高才干确保众晶硅栅极齐全曝露。假若氧化硅的研磨率明显低于氮化硅和众晶硅,则大概导致沟槽区域显着突出,并跟着太甚研磨而恶化。假若众晶硅的研磨率明显低于氮化硅和氧化硅,那么栅极和沟槽之间的高度差会对研磨亏折或太甚研磨尽头敏锐。操纵无挑选性的研磨浆将会删除因为P3研磨功夫区别形成的栅极和沟槽之间的高度差转变。

  与HSS工艺比拟,FA工艺可以显着低重沟槽氧化硅的WID厚度分别和凹缺陷,越发正在大特性尺寸区域。与此同时,FA太甚研磨不会明显低重WIW和WID显露(图7)。图6比照了FA和HSS工艺正在区别特性尺寸下的凹缺陷显露。当特性尺寸到达50微米时,凹缺陷的显露就会有显着分别。FA优异的凹缺陷显露使其成为RMG ILD0化学板滞研磨工艺的合头办法。


图文信息

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